1引言

数字锁相环(DPLL)是一种相位反馈控制系统。它根据输入信号与本地估算时钟之间的相位误差对本地估算时钟的相位进行连续不断的反馈调节，从而达到使本地估算时钟相位跟踪输入信号相位的目的。DPLL通常有三个组成模块：数字鉴相器(DPD)、数字环路滤波器(DLF)、数控振荡器(DCO)。本文采用超前-滞后型数字锁相环(LL－DPLL)的设计方案，在LL－DPLL中，DLF用双向计数逻辑和比较逻辑实现，DCO采用加扣脉冲式数控振荡器。这样设计出来的DPLL具有结构简洁明快，参数调节方便，工作稳定可靠的优点。

2数字锁相环的分类

数字锁相环的实现方法是多种多样的，数字锁相环按照数字鉴相器的形式可以分成四类，它们分别是：

（1）过零型数字锁相环路

这种数字锁相环路采用过零采样数字鉴相器，即本地估算信号在输入信号的过零点上采样后进行A/D变换，得到数字相位误差信号输出。

（2）触发器型数字锁相环路

这类全数字锁相环路使用的数字鉴相器是触发器型数字鉴相器。其特点是利用输入信号和本地估算信号的正向过零点对触发器进行触发，在触发器的置“ 0”和置“ 1” 的时间间隔内，得到相位误差信号。置“ 0”和置“ 1”的时间间隔宽度就表征了输入信号和本地估算信号之间的相位误差大小。

（3）超前-滞后型数字锁相环路

这种数字锁相环路采用的鉴相器是超前-滞后型数字鉴相器。超前-滞后型数字鉴相器在每一个周期内得到输入信号的相位比本地估算信号相位超前或滞后的信息。因此，这种鉴相器的相位误差输出只有超前或滞后两种状态。然后将误差相位的超前或滞后信息送到序列滤波器，产生对DCO的“ 加” 或“ 扣” 脉冲控制指令去改变DCO的时钟周期，使本地估算信号的相位输入信号相位靠拢。

（4）奈奎斯特速率采样型数字锁相环路

在这种数字锁相环路中，对输入信号的采样按照奈奎斯特速率进行。也就是说，对输入信号进行A/D变换的采样频率必须按照奈奎斯特速率进行，以使输入信号能够依据奈奎斯特取样定理再现。A/D变换后的输入信号与本地估算信号进行数字相乘，得到需要的相位误差数字信号，以完成鉴相功能。

3系统设计

本设计是基于直接数字频率合成器(Direct Digital Synthesizer)原理的信号发生器，用硬件描述语言Verilog来编程，用Altera公司的开发平台QUARTUSⅡ6.0来仿真，最后下载到StratixⅡ系列的EP2S60器件中进行验证。它是从相位概念出发直接合成所需波形的一种频率合成技术。一个信号发生器由相位累加器、加法器、波形选择器、波形存储ROM、D/A转换器和低通滤波器(LPF)构成。信号发生器的原理框图如图1所示。　

图1 信号发生器的原理图

其中为频率控制字、为相位控制字、为波形控制字、为参考时钟频率，为相位累加器的字长，为ROM数据位及D/A转换器的字长。相位累加器在时钟的控制下以步长作累加，输出的位二进制码与相位控制字、波形控制字相加后作为波形ROM的地址，对波形ROM进行寻址，波形ROM输出位的隔度码经D/A转换器变成阶梯波，再经过低通滤波器平滑后就可以得到合成的信号波形。合成的信号波形形状取决于波形ROM中存放的幅度码，因此用信号发生器可以产生任意波形。  

3.1累加器                                                        

相位累加器由位加法器与位寄存器级联构成。每来一个时钟脉冲，加法器将频率控制字与寄存器输出的累加相位数据相加，再把相加后的结果送至寄存器的的数据输入端。寄存器将加法器在上一个时钟作用后所产生的相位数据反馈到加法器的输入端，以使加法器在不一个时钟作用不继续与频率控制字进行相加。这样，相位累加器在时钟的作用不，进行相位累加。当相位累加器累加满量时就会产生一次溢出，完成一个周期性的动作。累加器原理如图2所示。

图2 累加器原理图

3.2波形存储器

用相位累加器输出的数据作为波形存储器的取样地址，进行波形的相位－隔值转换，即可在给定的时间上确定输出的波形的抽样幅值。位的寻址ROM相当于把0到的正弦信号离散成具有个样值的序列，若波形ROM有位数据位，则个样值的隔值以位一进制数值固化在ROM中，按照地址的不同可以输出相应相位的正弦信号的幅值。相位一幅度变换原理图如图3所示。

图3 相位—幅度变换原理图

3.3 D/A转换器

D/A转换器的作用是把合成的正弦波数字量转换成模拟量。正弦幅度量化序列经D/A转换后变成了包络为正弦波的阶梯波。需要注意的是，频率合成器对D/A转换器的分辨率有一定的要求，D/A转换器的分辨率越高，合成的正弦波台阶数就越多，输出的波形的精度也就越高。

4软件仿真

本系统用QUARTUSⅡ6.0软件来方真。当扫频输出控制信号为0，SC=1，当FB_B为1时，表示输出为方波，设频率控制字为768时，时序仿真波形如图4所示。

图4 方波时序分析结果

由此可见，控制字为768时，频率输出显示(led_sig)在显示控制(led_sel)从低位到高位分别输出1时，led_sig依次输出1111 1111（二进制数，对应数码管的8）、1011 1111（二进制数，对应数码管的6）、1110 0000（二进制数，对应数码管的7）和1111 1110（二进制数，对应数码管的0）。数据输出(DACOUT)为方波幅值数字量，送数模转换器(DAC)，即可输出方波。

5结语

本设计采用现场可编程门阵列(FPGA)实现了一个基于直接数字频率合成器的信号发生器，主要由累加器、加法器、转换器和存储器组成。基于直接数字频率合成器的信号发生器具有变频范围广、频率步进小、幅度和频率精度高、调谐方便等优点。本系统允许频率调谐、数字显示输出频率、波形选择，可以产生正弦波、方波波及锯齿波信号。具有设计简单可靠、调谐方便等优点。