一、 引言

随着现代科学技术的发展，各类电子探测设备的应用越来越广泛，围绕电磁频谱的应用越来越广泛。为了有效的确定自身以及未知辐射源的位置，对电磁信号辐射源的探测变得越来重要，因此多平台协同定位功能应运而生。

多平台协同定位是指多个载具平台根据接收到的电磁信号，分别解算发射源相对载具的方位和距离信息，再根据载具平台自身坐标解算发射源实际坐标的技术。为了实现协同定位功能，需要各个载具平台的电子设备处理的信号在某一个统一的时间点可识别，因此需要两个独立且在空间上有一定距离载具平台的拥有同步时钟。

为此，本文对ADI公司的AD9548芯片进行了研究，分析了影响时钟同步性能的参数，并给出了测试结果和应用建议。

二、 硬件平台说明

2.1 芯片简介

AD9548是一款可以为包括光纤网络在内的多种系统提供同步时钟的时钟芯片。AD9548的系统框图如图1所示：

图1 AD9548的系统框图

AD9548的核心部分是其数字PLL。AD9548的数字PLL由 PFD提供数值输出以驱动数字环路滤波器，从而将数值频率调谐字提供给DDS。DDS进而驱动DAC，DAC产生一个正弦模拟信号，其频率由DDS输入端的频率调谐字决定。同时DDS驱动数字PLL的反馈路径。DAC驱动时钟分配部分，最终在OUT引脚产生所需的输出信号。

AD9548还提供保持功能。当输入参考丢失时，器件可以自动切换到保持工作模式。在保持模式下，数字PLL不再控制DDS输出频率。DDS由串行端口或内部处理单元控制，以维持之前的频率输出。

2.2 测试平台介绍

为找出影响AD9548同步性的关键因素，同时最大限度的模拟使用场景，测试基于AD9648的开发板进行，使用GPS实际接收的1PPS秒脉冲作为参考时钟。

测试平台搭建框架如图2所示，两个开发板均采用外部100M OCXO提供系统时钟。开发板通过配套的6V电源适配器供电，两个开发板均通过USB电缆与计算机进行独立通信。2块开发板的输出（本次测试为Output0P）各通过一根SMA-BNC高频电缆接入示波器的通道中，避免使用探头增加误差和不稳定性，通道阻抗设置为50Ω。

图2 测试平台框图

GPS接收器在使用时，将天线放于上空无遮挡的屋外，输出1PPS秒脉冲通过SMA接头接入到测试板的REFA。

100MHz晶振使用了NEL公司的10060系列产品，通过+5V电压供电，接于测试板SYSTEM CLK_IN。

三、 芯片设置

芯片的详细配置过程如图3所示：

图3 具体配置过程

AD9548提供了3种情况下的系统时钟输入方案，其中xtal input适用于10~50MHz的无源晶振，LF适用于100MHz以下的OCXO或者TCXO有源晶振，如图 5所示，本次测试中使用Low Frequency Input输入通路，系统时钟内部倍频到1GHz。

图4 系统时钟配置

测试板通过本次测试通过测试软件配置安装目录下的Profile Designer.xls文件详细设定具体参数。本次测试的参数配置如图5所示。

图5  Profile文件配置

参考时钟输入设置参为Reference A， 3.3V CMOS单端输入，并将所其他输入通道关闭。

输出时钟通道只使能Output 0，其他三路输出关闭，Output 0配置为COMS弱输出，最大输出电流2mA。为方便观察示波器上输出时钟的相位波形，此处将分频比设置为20，将DPLL输出的200MHz时钟，降为10MHz输出。配置参数如图6所示。

图6 输出时钟配置

四、测试结果

测试板开始正常工作后，AD9548将首先工作于Freerun模式，系统时钟被锁定，DDS输出频率为200MHz，经过Clock Distribution模块分频后，测试板输出本次测试所需观察的时钟信号，随后芯片切回Active模式。芯片内部数字锁相环继续锁定1PPS秒信号。在Profile文件配置下AD9548首先锁定输出频率，若干分钟后输出时钟的相位会跟着被锁定。

为得到稳定的测试结果，通过多次重新上电的过程，测试了多次完成锁定后的输出时钟的情况，测试结果如图7所示：

图7 测试结果

从多次测试的结果分析，每次上电成功配置后，示波器以其中一通道为参考，另一通道呈现的现象为横向滚动，此时频率和相位均未完成锁定，AD9548工作于Free run模式。待AD9548完成内部锁定，工作模式最终切换为Active模式，此时示波器另一通道测试结果将逐渐趋于稳定，最终会在某一区间内左右漂移。但是每次测试结果均不确定，且在一个区间内稳定后一段时间仍然可能会在另一个区间漂移，漂移相位摇摆体现在时域上为ns级

再对Profile Designer.xls文件中的loop bandwidth参数进行分析，设定不同值，比较其对测试结果的具体影响，结果如表1所示

表1 滤波器带宽测试

可以看出，Loop Bandwidth对锁定时间有影响，值越小，锁定时间越久，但是对稳定效果并不能改善。

最后对频率和相位的锁定阈值进行分析，通过不同的阈值条件下的测试现象和结果可以发现，阈值可以看成是一桶水的水量，在某一区间内，当注水率和出水率在内部达成某种计算方式下的平衡时，就可以完成频率和相位的锁定，对其本身的输出状态并无影响，并不会因为设置阈值的范围改变其输出的相位和频率关系，因此AD9548频率和相位上的锁定其实属于统计意义上的锁定。

同时在测试中发现在某次输出的结果被锁定后，出现了参考信号丢失或者失锁的情况，但是此时示波器上显示测试结果并无明显变化，这是由于AD9548内部保持功能导致的，可保持上次锁定后的输出结果不变。

五、 结语

经过多次试验，发现系统晶振的存在的误差并不是导致2块AD9548测试板相位不一致的主要因素。两个AD9548测试板在锁定存在相位差的现象始终存在，考虑到协同定位应用中的时钟同步要求，如果使用AD9548进行同步时钟，至少应保证相位差固定且相对稳定，否则相位的漂移就会导致频率的不准确，最终导致计数上引起误差。但是从本次测试也可以看出，尽管每次测试最终相位差都不固定且不明确，但是其最终漂移的范围大小均不超过30ns，实际应用当中，应充分明确系统指标要求，并计算可包容的最大抖动误差的范围，探索误差累计的速度，同时配合方位解算算法，最大限度的消除相位抖动带来的频率差异和测量误差。

参考文献：

[1] Ken Gentile. Understanding the Input Reference Monitors of the AD9548 (AN-1064)[OL].https://www.analog.com/cn/products/ad9548.html#product-documentation.2018.

[2] Ken Gentile. Dtermining the Maximum Tolerable Frequency Drift Rate of the AD9548 System Clock in Low Loop Bandwidth Applications (AN-1079)[OL]. https://www.analog.com/cn/products/ad9548.html#product-documentation. 2018.

[3] Ken Gentile. Behavior of the AD9548 Phase and Frequency Lock Detectors in the Presence of Random Jitter (AN-1061)[OL]. https://www.analog.com/cn/products/ad9548.html#product-documentation. 2018.

[4] 刘潇，李长俊. 基于IEEE1588网络时间同步系统的研究[J].仪器仪表用户.2018.25（9）.9-11.